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gpio: mlxbf2: Introduce IRQ support
Introduce standard IRQ handling in the gpio-mlxbf2.c driver. Signed-off-by: Asmaa Mnebhi <asmaa@nvidia.com> Acked-by: David S. Miller <davem@davemloft.net> Signed-off-by: Bartosz Golaszewski <brgl@bgdev.pl>
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2b725265cb
1 changed files with 140 additions and 2 deletions
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@ -1,9 +1,14 @@
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// SPDX-License-Identifier: GPL-2.0
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// SPDX-License-Identifier: GPL-2.0
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/*
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* Copyright (C) 2020-2021 NVIDIA CORPORATION & AFFILIATES
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*/
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#include <linux/bitfield.h>
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#include <linux/bitfield.h>
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#include <linux/bitops.h>
|
#include <linux/bitops.h>
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||||||
#include <linux/device.h>
|
#include <linux/device.h>
|
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#include <linux/gpio/driver.h>
|
#include <linux/gpio/driver.h>
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||||||
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#include <linux/interrupt.h>
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||||||
#include <linux/io.h>
|
#include <linux/io.h>
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#include <linux/ioport.h>
|
#include <linux/ioport.h>
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#include <linux/kernel.h>
|
#include <linux/kernel.h>
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||||||
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@ -43,9 +48,14 @@
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||||||
#define YU_GPIO_MODE0 0x0c
|
#define YU_GPIO_MODE0 0x0c
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||||||
#define YU_GPIO_DATASET 0x14
|
#define YU_GPIO_DATASET 0x14
|
||||||
#define YU_GPIO_DATACLEAR 0x18
|
#define YU_GPIO_DATACLEAR 0x18
|
||||||
|
#define YU_GPIO_CAUSE_RISE_EN 0x44
|
||||||
|
#define YU_GPIO_CAUSE_FALL_EN 0x48
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||||||
#define YU_GPIO_MODE1_CLEAR 0x50
|
#define YU_GPIO_MODE1_CLEAR 0x50
|
||||||
#define YU_GPIO_MODE0_SET 0x54
|
#define YU_GPIO_MODE0_SET 0x54
|
||||||
#define YU_GPIO_MODE0_CLEAR 0x58
|
#define YU_GPIO_MODE0_CLEAR 0x58
|
||||||
|
#define YU_GPIO_CAUSE_OR_CAUSE_EVTEN0 0x80
|
||||||
|
#define YU_GPIO_CAUSE_OR_EVTEN0 0x94
|
||||||
|
#define YU_GPIO_CAUSE_OR_CLRCAUSE 0x98
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struct mlxbf2_gpio_context_save_regs {
|
struct mlxbf2_gpio_context_save_regs {
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u32 gpio_mode0;
|
u32 gpio_mode0;
|
||||||
|
@ -55,6 +65,7 @@ struct mlxbf2_gpio_context_save_regs {
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||||||
/* BlueField-2 gpio block context structure. */
|
/* BlueField-2 gpio block context structure. */
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||||||
struct mlxbf2_gpio_context {
|
struct mlxbf2_gpio_context {
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struct gpio_chip gc;
|
struct gpio_chip gc;
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|
struct irq_chip irq_chip;
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/* YU GPIO blocks address */
|
/* YU GPIO blocks address */
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void __iomem *gpio_io;
|
void __iomem *gpio_io;
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||||||
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@ -218,15 +229,114 @@ static int mlxbf2_gpio_direction_output(struct gpio_chip *chip,
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return ret;
|
return ret;
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}
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}
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static void mlxbf2_gpio_irq_enable(struct irq_data *irqd)
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{
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struct gpio_chip *gc = irq_data_get_irq_chip_data(irqd);
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struct mlxbf2_gpio_context *gs = gpiochip_get_data(gc);
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int offset = irqd_to_hwirq(irqd);
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unsigned long flags;
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u32 val;
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spin_lock_irqsave(&gs->gc.bgpio_lock, flags);
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val = readl(gs->gpio_io + YU_GPIO_CAUSE_OR_CLRCAUSE);
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val |= BIT(offset);
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writel(val, gs->gpio_io + YU_GPIO_CAUSE_OR_CLRCAUSE);
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|
val = readl(gs->gpio_io + YU_GPIO_CAUSE_OR_EVTEN0);
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||||||
|
val |= BIT(offset);
|
||||||
|
writel(val, gs->gpio_io + YU_GPIO_CAUSE_OR_EVTEN0);
|
||||||
|
spin_unlock_irqrestore(&gs->gc.bgpio_lock, flags);
|
||||||
|
}
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static void mlxbf2_gpio_irq_disable(struct irq_data *irqd)
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{
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struct gpio_chip *gc = irq_data_get_irq_chip_data(irqd);
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|
struct mlxbf2_gpio_context *gs = gpiochip_get_data(gc);
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||||||
|
int offset = irqd_to_hwirq(irqd);
|
||||||
|
unsigned long flags;
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||||||
|
u32 val;
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||||||
|
|
||||||
|
spin_lock_irqsave(&gs->gc.bgpio_lock, flags);
|
||||||
|
val = readl(gs->gpio_io + YU_GPIO_CAUSE_OR_EVTEN0);
|
||||||
|
val &= ~BIT(offset);
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||||||
|
writel(val, gs->gpio_io + YU_GPIO_CAUSE_OR_EVTEN0);
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|
spin_unlock_irqrestore(&gs->gc.bgpio_lock, flags);
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||||||
|
}
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static irqreturn_t mlxbf2_gpio_irq_handler(int irq, void *ptr)
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{
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struct mlxbf2_gpio_context *gs = ptr;
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struct gpio_chip *gc = &gs->gc;
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unsigned long pending;
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u32 level;
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|
pending = readl(gs->gpio_io + YU_GPIO_CAUSE_OR_CAUSE_EVTEN0);
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||||||
|
writel(pending, gs->gpio_io + YU_GPIO_CAUSE_OR_CLRCAUSE);
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||||||
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|
for_each_set_bit(level, &pending, gc->ngpio) {
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|
int gpio_irq = irq_find_mapping(gc->irq.domain, level);
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|
generic_handle_irq(gpio_irq);
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}
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return IRQ_RETVAL(pending);
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|
}
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static int
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mlxbf2_gpio_irq_set_type(struct irq_data *irqd, unsigned int type)
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{
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|
struct gpio_chip *gc = irq_data_get_irq_chip_data(irqd);
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||||||
|
struct mlxbf2_gpio_context *gs = gpiochip_get_data(gc);
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||||||
|
int offset = irqd_to_hwirq(irqd);
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|
unsigned long flags;
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bool fall = false;
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|
bool rise = false;
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|
u32 val;
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switch (type & IRQ_TYPE_SENSE_MASK) {
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case IRQ_TYPE_EDGE_BOTH:
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|
fall = true;
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||||||
|
rise = true;
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|
break;
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|
case IRQ_TYPE_EDGE_RISING:
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||||||
|
rise = true;
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||||||
|
break;
|
||||||
|
case IRQ_TYPE_EDGE_FALLING:
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||||||
|
fall = true;
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||||||
|
break;
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default:
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|
return -EINVAL;
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|
}
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|
spin_lock_irqsave(&gs->gc.bgpio_lock, flags);
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|
if (fall) {
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|
val = readl(gs->gpio_io + YU_GPIO_CAUSE_FALL_EN);
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|
val |= BIT(offset);
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||||||
|
writel(val, gs->gpio_io + YU_GPIO_CAUSE_FALL_EN);
|
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|
}
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|
if (rise) {
|
||||||
|
val = readl(gs->gpio_io + YU_GPIO_CAUSE_RISE_EN);
|
||||||
|
val |= BIT(offset);
|
||||||
|
writel(val, gs->gpio_io + YU_GPIO_CAUSE_RISE_EN);
|
||||||
|
}
|
||||||
|
spin_unlock_irqrestore(&gs->gc.bgpio_lock, flags);
|
||||||
|
|
||||||
|
return 0;
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|
}
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||||||
|
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/* BlueField-2 GPIO driver initialization routine. */
|
/* BlueField-2 GPIO driver initialization routine. */
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static int
|
static int
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mlxbf2_gpio_probe(struct platform_device *pdev)
|
mlxbf2_gpio_probe(struct platform_device *pdev)
|
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{
|
{
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||||||
struct mlxbf2_gpio_context *gs;
|
struct mlxbf2_gpio_context *gs;
|
||||||
struct device *dev = &pdev->dev;
|
struct device *dev = &pdev->dev;
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|
struct gpio_irq_chip *girq;
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struct gpio_chip *gc;
|
struct gpio_chip *gc;
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unsigned int npins;
|
unsigned int npins;
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int ret;
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const char *name;
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int ret, irq;
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name = dev_name(dev);
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gs = devm_kzalloc(dev, sizeof(*gs), GFP_KERNEL);
|
gs = devm_kzalloc(dev, sizeof(*gs), GFP_KERNEL);
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if (!gs)
|
if (!gs)
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@ -261,6 +371,34 @@ mlxbf2_gpio_probe(struct platform_device *pdev)
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gc->ngpio = npins;
|
gc->ngpio = npins;
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gc->owner = THIS_MODULE;
|
gc->owner = THIS_MODULE;
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|
irq = platform_get_irq(pdev, 0);
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|
if (irq >= 0) {
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|
gs->irq_chip.name = name;
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|
gs->irq_chip.irq_set_type = mlxbf2_gpio_irq_set_type;
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|
gs->irq_chip.irq_enable = mlxbf2_gpio_irq_enable;
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||||||
|
gs->irq_chip.irq_disable = mlxbf2_gpio_irq_disable;
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|
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|
girq = &gs->gc.irq;
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|
girq->chip = &gs->irq_chip;
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|
girq->handler = handle_simple_irq;
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|
girq->default_type = IRQ_TYPE_NONE;
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|
/* This will let us handle the parent IRQ in the driver */
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|
girq->num_parents = 0;
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|
girq->parents = NULL;
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||||||
|
girq->parent_handler = NULL;
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/*
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* Directly request the irq here instead of passing
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|
* a flow-handler because the irq is shared.
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*/
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ret = devm_request_irq(dev, irq, mlxbf2_gpio_irq_handler,
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|
IRQF_SHARED, name, gs);
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|
if (ret) {
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||||||
|
dev_err(dev, "failed to request IRQ");
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||||||
|
return ret;
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||||||
|
}
|
||||||
|
}
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|
|
||||||
platform_set_drvdata(pdev, gs);
|
platform_set_drvdata(pdev, gs);
|
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|
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ret = devm_gpiochip_add_data(dev, &gs->gc, gs);
|
ret = devm_gpiochip_add_data(dev, &gs->gc, gs);
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||||||
|
@ -315,5 +453,5 @@ static struct platform_driver mlxbf2_gpio_driver = {
|
||||||
module_platform_driver(mlxbf2_gpio_driver);
|
module_platform_driver(mlxbf2_gpio_driver);
|
||||||
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||||||
MODULE_DESCRIPTION("Mellanox BlueField-2 GPIO Driver");
|
MODULE_DESCRIPTION("Mellanox BlueField-2 GPIO Driver");
|
||||||
MODULE_AUTHOR("Mellanox Technologies");
|
MODULE_AUTHOR("Asmaa Mnebhi <asmaa@nvidia.com>");
|
||||||
MODULE_LICENSE("GPL v2");
|
MODULE_LICENSE("GPL v2");
|
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