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arm64: tegra: Add CPU cache topology for Tegra186
Tegra186 has two CPU clusters with its own cache hierarchy. This patch adds them with the cache information of each of the CPUs. Signed-off-by: Joseph Lo <josephl@nvidia.com> Signed-off-by: Thierry Reding <treding@nvidia.com>
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c4502cc3a1
commit
5298166d47
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@ -1128,38 +1128,98 @@ cpus {
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cpu@0 {
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compatible = "nvidia,tegra186-denver";
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device_type = "cpu";
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i-cache-size = <0x20000>;
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||||
i-cache-line-size = <64>;
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i-cache-sets = <512>;
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d-cache-size = <0x10000>;
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||||
d-cache-line-size = <64>;
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||||
d-cache-sets = <256>;
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||||
next-level-cache = <&L2_DENVER>;
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||||
reg = <0x000>;
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};
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cpu@1 {
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compatible = "nvidia,tegra186-denver";
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device_type = "cpu";
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i-cache-size = <0x20000>;
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||||
i-cache-line-size = <64>;
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||||
i-cache-sets = <512>;
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||||
d-cache-size = <0x10000>;
|
||||
d-cache-line-size = <64>;
|
||||
d-cache-sets = <256>;
|
||||
next-level-cache = <&L2_DENVER>;
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||||
reg = <0x001>;
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||||
};
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||||
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cpu@2 {
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compatible = "arm,cortex-a57";
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||||
device_type = "cpu";
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||||
i-cache-size = <0xC000>;
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||||
i-cache-line-size = <64>;
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||||
i-cache-sets = <256>;
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||||
d-cache-size = <0x8000>;
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||||
d-cache-line-size = <64>;
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||||
d-cache-sets = <256>;
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||||
next-level-cache = <&L2_A57>;
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||||
reg = <0x100>;
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||||
};
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cpu@3 {
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compatible = "arm,cortex-a57";
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device_type = "cpu";
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||||
i-cache-size = <0xC000>;
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||||
i-cache-line-size = <64>;
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||||
i-cache-sets = <256>;
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||||
d-cache-size = <0x8000>;
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||||
d-cache-line-size = <64>;
|
||||
d-cache-sets = <256>;
|
||||
next-level-cache = <&L2_A57>;
|
||||
reg = <0x101>;
|
||||
};
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cpu@4 {
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||||
compatible = "arm,cortex-a57";
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||||
device_type = "cpu";
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||||
i-cache-size = <0xC000>;
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||||
i-cache-line-size = <64>;
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||||
i-cache-sets = <256>;
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||||
d-cache-size = <0x8000>;
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||||
d-cache-line-size = <64>;
|
||||
d-cache-sets = <256>;
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||||
next-level-cache = <&L2_A57>;
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||||
reg = <0x102>;
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};
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cpu@5 {
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||||
compatible = "arm,cortex-a57";
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||||
device_type = "cpu";
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||||
i-cache-size = <0xC000>;
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||||
i-cache-line-size = <64>;
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||||
i-cache-sets = <256>;
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||||
d-cache-size = <0x8000>;
|
||||
d-cache-line-size = <64>;
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||||
d-cache-sets = <256>;
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||||
next-level-cache = <&L2_A57>;
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||||
reg = <0x103>;
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};
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L2_DENVER: l2-cache0 {
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compatible = "cache";
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cache-unified;
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cache-level = <2>;
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cache-size = <0x200000>;
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||||
cache-line-size = <64>;
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||||
cache-sets = <2048>;
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};
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L2_A57: l2-cache1 {
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||||
compatible = "cache";
|
||||
cache-unified;
|
||||
cache-level = <2>;
|
||||
cache-size = <0x200000>;
|
||||
cache-line-size = <64>;
|
||||
cache-sets = <2048>;
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||||
};
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||||
};
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bpmp: bpmp {
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