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drm/meson: crtc: handle commit of Amlogic FBC frames
Since the VD1 Amlogic FBC decoder is now configured by the overlay driver, commit the right registers to decode the Amlogic FBC frame. Signed-off-by: Neil Armstrong <narmstrong@baylibre.com> Tested-by: Kevin Hilman <khilman@baylibre.com> Reviewed-by: Kevin Hilman <khilman@baylibre.com> Link: https://patchwork.freedesktop.org/patch/msgid/20200703080728.25207-7-narmstrong@baylibre.com
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be26a04bb7
commit
bc84ee9481
1 changed files with 88 additions and 30 deletions
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@ -291,6 +291,10 @@ static void meson_crtc_enable_vd1(struct meson_drm *priv)
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VPP_VD1_PREBLEND | VPP_VD1_POSTBLEND |
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VPP_VD1_PREBLEND | VPP_VD1_POSTBLEND |
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VPP_COLOR_MNG_ENABLE,
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VPP_COLOR_MNG_ENABLE,
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priv->io_base + _REG(VPP_MISC));
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priv->io_base + _REG(VPP_MISC));
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writel_bits_relaxed(VIU_CTRL0_AFBC_TO_VD1,
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priv->viu.vd1_afbc ? VIU_CTRL0_AFBC_TO_VD1 : 0,
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priv->io_base + _REG(VIU_MISC_CTRL0));
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}
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}
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static void meson_g12a_crtc_enable_vd1(struct meson_drm *priv)
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static void meson_g12a_crtc_enable_vd1(struct meson_drm *priv)
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@ -300,6 +304,10 @@ static void meson_g12a_crtc_enable_vd1(struct meson_drm *priv)
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VD_BLEND_POSTBLD_SRC_VD1 |
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VD_BLEND_POSTBLD_SRC_VD1 |
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VD_BLEND_POSTBLD_PREMULT_EN,
|
VD_BLEND_POSTBLD_PREMULT_EN,
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priv->io_base + _REG(VD1_BLEND_SRC_CTRL));
|
priv->io_base + _REG(VD1_BLEND_SRC_CTRL));
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||||||
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writel_relaxed(priv->viu.vd1_afbc ?
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(VD1_AXI_SEL_AFBC | AFBC_VD1_SEL) : 0,
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priv->io_base + _REG(VD1_AFBCD0_MISC_CTRL));
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}
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}
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void meson_crtc_irq(struct meson_drm *priv)
|
void meson_crtc_irq(struct meson_drm *priv)
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||||||
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@ -383,36 +391,86 @@ void meson_crtc_irq(struct meson_drm *priv)
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||||||
/* Update the VD1 registers */
|
/* Update the VD1 registers */
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||||||
if (priv->viu.vd1_enabled && priv->viu.vd1_commit) {
|
if (priv->viu.vd1_enabled && priv->viu.vd1_commit) {
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||||||
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||||||
switch (priv->viu.vd1_planes) {
|
if (priv->viu.vd1_afbc) {
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||||||
case 3:
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writel_relaxed(priv->viu.vd1_afbc_head_addr,
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||||||
meson_canvas_config(priv->canvas,
|
priv->io_base +
|
||||||
priv->canvas_id_vd1_2,
|
_REG(AFBC_HEAD_BADDR));
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||||||
priv->viu.vd1_addr2,
|
writel_relaxed(priv->viu.vd1_afbc_body_addr,
|
||||||
priv->viu.vd1_stride2,
|
priv->io_base +
|
||||||
priv->viu.vd1_height2,
|
_REG(AFBC_BODY_BADDR));
|
||||||
MESON_CANVAS_WRAP_NONE,
|
writel_relaxed(priv->viu.vd1_afbc_en,
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||||||
MESON_CANVAS_BLKMODE_LINEAR,
|
priv->io_base +
|
||||||
MESON_CANVAS_ENDIAN_SWAP64);
|
_REG(AFBC_ENABLE));
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||||||
/* fallthrough */
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writel_relaxed(priv->viu.vd1_afbc_mode,
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||||||
case 2:
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priv->io_base +
|
||||||
meson_canvas_config(priv->canvas,
|
_REG(AFBC_MODE));
|
||||||
priv->canvas_id_vd1_1,
|
writel_relaxed(priv->viu.vd1_afbc_size_in,
|
||||||
priv->viu.vd1_addr1,
|
priv->io_base +
|
||||||
priv->viu.vd1_stride1,
|
_REG(AFBC_SIZE_IN));
|
||||||
priv->viu.vd1_height1,
|
writel_relaxed(priv->viu.vd1_afbc_dec_def_color,
|
||||||
MESON_CANVAS_WRAP_NONE,
|
priv->io_base +
|
||||||
MESON_CANVAS_BLKMODE_LINEAR,
|
_REG(AFBC_DEC_DEF_COLOR));
|
||||||
MESON_CANVAS_ENDIAN_SWAP64);
|
writel_relaxed(priv->viu.vd1_afbc_conv_ctrl,
|
||||||
/* fallthrough */
|
priv->io_base +
|
||||||
case 1:
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_REG(AFBC_CONV_CTRL));
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||||||
meson_canvas_config(priv->canvas,
|
writel_relaxed(priv->viu.vd1_afbc_size_out,
|
||||||
priv->canvas_id_vd1_0,
|
priv->io_base +
|
||||||
priv->viu.vd1_addr0,
|
_REG(AFBC_SIZE_OUT));
|
||||||
priv->viu.vd1_stride0,
|
writel_relaxed(priv->viu.vd1_afbc_vd_cfmt_ctrl,
|
||||||
priv->viu.vd1_height0,
|
priv->io_base +
|
||||||
MESON_CANVAS_WRAP_NONE,
|
_REG(AFBC_VD_CFMT_CTRL));
|
||||||
MESON_CANVAS_BLKMODE_LINEAR,
|
writel_relaxed(priv->viu.vd1_afbc_vd_cfmt_w,
|
||||||
MESON_CANVAS_ENDIAN_SWAP64);
|
priv->io_base +
|
||||||
|
_REG(AFBC_VD_CFMT_W));
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||||||
|
writel_relaxed(priv->viu.vd1_afbc_mif_hor_scope,
|
||||||
|
priv->io_base +
|
||||||
|
_REG(AFBC_MIF_HOR_SCOPE));
|
||||||
|
writel_relaxed(priv->viu.vd1_afbc_mif_ver_scope,
|
||||||
|
priv->io_base +
|
||||||
|
_REG(AFBC_MIF_VER_SCOPE));
|
||||||
|
writel_relaxed(priv->viu.vd1_afbc_pixel_hor_scope,
|
||||||
|
priv->io_base+
|
||||||
|
_REG(AFBC_PIXEL_HOR_SCOPE));
|
||||||
|
writel_relaxed(priv->viu.vd1_afbc_pixel_ver_scope,
|
||||||
|
priv->io_base +
|
||||||
|
_REG(AFBC_PIXEL_VER_SCOPE));
|
||||||
|
writel_relaxed(priv->viu.vd1_afbc_vd_cfmt_h,
|
||||||
|
priv->io_base +
|
||||||
|
_REG(AFBC_VD_CFMT_H));
|
||||||
|
} else {
|
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|
switch (priv->viu.vd1_planes) {
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|
case 3:
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|
meson_canvas_config(priv->canvas,
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|
priv->canvas_id_vd1_2,
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|
priv->viu.vd1_addr2,
|
||||||
|
priv->viu.vd1_stride2,
|
||||||
|
priv->viu.vd1_height2,
|
||||||
|
MESON_CANVAS_WRAP_NONE,
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||||||
|
MESON_CANVAS_BLKMODE_LINEAR,
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|
MESON_CANVAS_ENDIAN_SWAP64);
|
||||||
|
fallthrough;
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|
case 2:
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|
meson_canvas_config(priv->canvas,
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|
priv->canvas_id_vd1_1,
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|
priv->viu.vd1_addr1,
|
||||||
|
priv->viu.vd1_stride1,
|
||||||
|
priv->viu.vd1_height1,
|
||||||
|
MESON_CANVAS_WRAP_NONE,
|
||||||
|
MESON_CANVAS_BLKMODE_LINEAR,
|
||||||
|
MESON_CANVAS_ENDIAN_SWAP64);
|
||||||
|
fallthrough;
|
||||||
|
case 1:
|
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|
meson_canvas_config(priv->canvas,
|
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|
priv->canvas_id_vd1_0,
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|
priv->viu.vd1_addr0,
|
||||||
|
priv->viu.vd1_stride0,
|
||||||
|
priv->viu.vd1_height0,
|
||||||
|
MESON_CANVAS_WRAP_NONE,
|
||||||
|
MESON_CANVAS_BLKMODE_LINEAR,
|
||||||
|
MESON_CANVAS_ENDIAN_SWAP64);
|
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|
}
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|
writel_relaxed(0, priv->io_base + _REG(AFBC_ENABLE));
|
||||||
}
|
}
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writel_relaxed(priv->viu.vd1_if0_gen_reg,
|
writel_relaxed(priv->viu.vd1_if0_gen_reg,
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